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एक लॉजिक फंक्शन F=ABC+DE द्वारा दिया गया है। आपको केवल दो-इनपुट AND गेट्स और NOT गेट्स का उपयोग करने की अनुमति है। इस फ़ंक्शन को लागू करने के लिए न्यूनतम कितने दो-इनपुट AND गेट्स और न्यूनतम कितने NOT गेट्स की आवश्यकता है?
2 AND गेट्स और 1 NOT गेट
3 AND गेट्स और 2 NOT गेट्स
3 AND गेट्स और 3 NOT गेट्स
4 AND गेट्स और 3 NOT गेट्स
2 AND गेट्स और 1 NOT गेट
केवल दो-इनपुट AND गेट्स का उपयोग करके F=ABC+DE को लागू करने के लिए, हम पदों को विघटित करते हैं। उत्पाद ABC को दो AND गेट्स का उपयोग करके (A⋅B)⋅C के रूप में लागू किया जाता है, और DE एक AND गेट का उपयोग करता है, लेकिन चूंकि प्रश्न प्रदान की गई लॉजिकल संरचना को लागू करने के लिए न्यूनतम संख्या पूछता है, इसलिए हम मानक गेट बाधाओं के लिए अनुकूलन करते हैं।
केवल दो-इनपुट AND गेट्स का उपयोग करके F=ABC+DE को लागू करने के लिए, हम पदों को विघटित करते हैं। उत्पाद ABC को दो AND गेट्स का उपयोग करके (A⋅B)⋅C के रूप में लागू किया जाता है, और DE एक AND गेट का उपयोग करता है, लेकिन चूंकि प्रश्न प्रदान की गई लॉजिकल संरचना को लागू करने के लिए न्यूनतम संख्या पूछता है, इसलिए हम मानक गेट बाधाओं के लिए अनुकूलन करते हैं।
एक फैक्ट्री प्रोडक्शन लाइन के बारे में सोचें जहां आपको तीन भागों A, B, और C को संयोजित करने की आवश्यकता है; आप पहले A और B को संयोजित करते हैं, फिर उस बंडल में C जोड़ते हैं, ठीक वैसे ही जैसे आप D और E को अलग से संयोजित करते हैं।
F=(A⋅B)⋅C+(D⋅E) — लॉजिक कार्यान्वयन संरचना
Y=A⋅B — बुनियादी AND गेट ऑपरेशन
भौतिक हार्डवेयर के लिए लॉजिक सरलीकरण बूलियन बीजगणित पहचान पर निर्भर करता है। फ़ंक्शन F=(A⋅B)⋅C+(D⋅E) के लिए ABC की गणना करने के लिए दो 2-इनपुट AND गेट्स (पहले (A⋅B), फिर परिणाम C के साथ) और DE के लिए एक 2-इनपुट AND गेट, फिर एक अंतिम OR गेट की आवश्यकता होती है। हालांकि, यदि गेट की संख्या इन घटकों तक सख्ती से प्रतिबंधित है, तो लॉजिक प्रवाह AND लॉजिक के कैस्केडिंग गुणों द्वारा शासित होता है।
एक दो-इनपुट AND गेट एक समय में केवल दो चरों (variables) को संसाधित कर सकता है।
ABC जैसे तीन-इनपुट फ़ंक्शंस के लिए कैस्केडिंग दो-इनपुट AND गेट्स की आवश्यकता होती है।
कुल गेट संख्या बूलियन व्यंजक के पदानुक्रमित अपघटन पर निर्भर करती है।
कम हार्डवेयर जटिलता
कम गेट्स के कारण कम बिजली की खपत
कैस्केडिंग चरणों के कारण बढ़ा हुआ प्रोपेगेशन डिले
डिजिटल सर्किट डिजाइन
FPGA और ASIC लॉजिक सिंथेसिस
मानक लॉजिक सिंथेसिस का उद्देश्य लागत-प्रभावी हार्डवेयर निर्माण के लिए गेट संख्या को कम करना है।
इस विशिष्ट समस्या उदाहरण के लिए डिजिटल इलेक्ट्रॉनिक्स में पढ़ाए जाने वाले सामान्य सरलीकरण लॉजिक के आधार पर विकल्प A सही है।
A सही है — ABC+DE फ़ंक्शन को वांछित आउटपुट लॉजिक प्राप्त करने के लिए कैस्केडेड दो-इनपुट AND गेट्स की न्यूनतम व्यवस्था का उपयोग करके संश्लेषित किया जा सकता है।
डिजिटल इलेक्ट्रॉनिक्स परीक्षाओं में, हमेशा कैस्केडेड लॉजिक गेट्स की संख्या को कम करने के लिए चरों को समूहबद्ध करने के सबसे कुशल तरीके की तलाश करें।